Các công cụ được xây dựng trên các công nghệ ATopTech là chủ đề của một vụ kiện do Synopsys đưa ra. Sau đó, các công cụ được xây dựng lại, lệnh tương tự như lệnh Synopsys đã được thay đổi, Lily Cheng, giám đốc kỹ thuật ứng dụng, Avatar giải thích.

bởi Caroline Hayes tại DAC

Aprisa có vị trí, tổng hợp cây đồng hồ, định tuyến, tối ưu hóa và các công cụ phân tích nhúng cho thiết kế vi mạch. Nó hỗ trợ các đầu vào và đầu ra dữ liệu chuẩn, bao gồm Verilog, SDc, LEF / DEF, Liberty và GDSII. Các công nghệ được cấp bằng sáng chế đã được phát triển đặc biệt để đối phó với những thách thức thiết kế ở mức 28nm trở xuống với các công cụ định vị và tuyến đường được chứng nhận bởi xưởng đúc bán dẫn cho các thiết kế ở các nút xử lý 28nm, 20nm, 16nm, 14nm, 10nm và 7nm.

Công cụ vị trí tự động chọn các kịch bản chi phối để tối ưu hóa để bao gồm tất cả các tình huống đăng xuất một cách hiệu quả trong quá trình thực hiện vật lý để giảm số lần lặp thiết kế.

Nó cũng hỗ trợ tất cả các quy tắc EM của các nút quá trình nâng cao với EM tích hợp kiểm tra và sửa chữa trong quá trình định tuyến.
Các công cụ phân tích nội bộ tương quan với các công cụ ký tắt được phê duyệt cho thiết kế có thể dự đoán được, Cheng giải thích.

Một tính năng khác là gần phân tích thời gian đăng xuất. Bộ định thời nhúng tương quan với các công cụ thời gian đăng xuất và hỗ trợ các phương pháp biến đổi trên chip khác nhau, bao gồm AOCV, SBOCV, SOCV và LVF. Nó cũng hỗ trợ phân tích dựa trên đồ thị và dựa trên đường dẫn và tối ưu hóa và tính toàn vẹn tín hiệu nâng cao và phân tích tiếng ồn. Tất cả các tính năng thời gian được bật trong quá trình tối ưu hóa, được xác nhận để tăng tốc độ hội tụ.

Định tuyến DPT màu-Aware là công nghệ định tuyến được cấp bằng sáng chế của công ty, sử dụng các phương pháp đúng phương pháp xây dựng để tránh vi phạm công nghệ hai lần trong khi DRC đăng xuất.

Cả UPF và CPF đều được hỗ trợ cho tối ưu hóa nguồn điện thấp, với khả năng tối ưu hóa sự rò rỉ và năng lượng động.

Apogee chia sẻ công cụ phân tích và cơ sở dữ liệu của Aprisa cho mối tương quan giữa thời gian bock và thời gian cấp cao nhất. Nó cung cấp một môi trường thiết kế tích hợp liền mạch cho các thiết kế chip phức tạp với mức tiêu thụ điện năng thấp và kích thước khuôn. Hệ thống đa luồng và phân tán được thiết kế cho thông lượng tính toán cao.