Trung tâm Moscone, San Francisco, sẽ tổ chức DAC 25-28 tháng 6

Giải pháp OneSpin và Hệ thống thiết kế Austemper cả hai sẽ làm nổi bật các công cụ để xác minh an toàn chức năng. Austemper sẽ tập trung vào phát triển hệ thống quan trọng, với bộ công cụ KaleidoScope hỗ trợ thiết kế tương tự cho việc truyền tín hiệu lỗi đồng thời, hỗn hợp. Bộ công cụ tự động có khả năng phân tích, tổng hợp và xác minh an toàn cho các ứng dụng định hướng chứng nhận. Nó được sử dụng cho thiết kế ô tô quy mô lớn trong ADAS và lái xe tự trị. Mô phỏng lỗi đồng thời bao gồm các mô phỏng được đề xuất bởi ISO 26262 để tuân thủ các yêu cầu của ASIL.

Gần đây, công ty đã hợp tác với OneSpin Solutions để áp dụng phương pháp hỗ trợ công cụ cho các ứng dụng an toàn chức năng, kết hợp thiết kế và luồng xác minh, sẽ được trình bày tại gian hàng OneSpin. Các cơ chế an toàn phần cứng được đưa vào thiết kế chip và các công cụ của OneSpin Solutions chính thức xác minh logic an toàn phần cứng. Kiểm tra tương đương đảm bảo rằng logic an toàn được chèn vào không ảnh hưởng đến chức năng thường xuyên và phân tích phát hiện lỗi xác minh rằng các cơ chế an toàn hoạt động đúng trong trường hợp có lỗi ngẫu nhiên.

OneSpin cũng đang quảng bá bộ công cụ Trình độ chuyên môn của mình, sau khi xác minh bằng TÜV SÜD của các quy trình phát triển công cụ của nó. Bộ công cụ ban đầu có sẵn cho công cụ 360 EC-FPGA EDA của công ty, một kiểm tra tương đương tự động tuần tự ngăn chặn các luồng thiết kế FPGA khỏi việc đưa ra các lỗi triển khai. Bộ này được chứng nhận theo tiêu chuẩn ISO 26262, IEC 61508 và EN 50128.

Thông tin chi tiết về FPGA

Vẫn với thiết kế FPGA, Plunify đã hợp tác với Xilinx để cung cấp bộ thiết kế Vivado trên đám mây, thông qua nền tảng Plunify Cloud. Các nhà thiết kế trả ít nhất 50c để biên dịch một dự án Vivado trên đám mây của Amazon Web Services (AWS), bao gồm cả giấy phép.

Công ty cũng sẽ chứng minh các cải tiến cho phần mềm đóng gói thời gian InTime của mình để tối ưu hóa thời gian FPGA trong đám mây (Hình 1). Phương pháp tối ưu hóa InTime có thể cải thiện tần số đồng hồ từ 20 đến 80% và đáp ứng các yêu cầu về thời gian trong ngày, thay vì hàng tuần thông qua học máy. Phần mềm này cũng tăng tốc thời gian đóng và tối ưu hóa và được truy cập thông qua đám mây.

Quảng bá công nghệ eFPGA, Achronix Semiconductor đang cộng tác với chuyên gia IP CAST để tăng thông lượng và tiết kiệm bộ nhớ.

Hai nhà triển lãm sẽ giải thích cách IP nén lossless của CAST được chuyển đến danh mục đầu tư Achronix FPGA để sử dụng trong các ứng dụng truyền dữ liệu và trung tâm dữ liệu di động. Việc triển khai phần cứng tiêu chuẩn nén lossless cho Deflate, GZIP và ZLIB, tương thích với việc triển khai phần mềm được sử dụng để nén hoặc giải nén để cung cấp thông lượng lên tới 100Gbit / s với độ nén thấp và độ trễ thấp, cùng với công nghệ Speedcore eFPGA để di chuyển và lưu trữ lớn dữ liệu ở mức tiêu thụ điện năng thấp.

CAST đã chuyển IP của nó sang các FPGA của Achronix

Hiệu quả năng lượng

Nói về quản lý điện năng, một nhà triển lãm khác, Baum, xác định hiệu quả năng lượng là khu vực kém phát triển nhất trong thiết kế chip. Công cụ mô hình và phân tích năng lượng tự động của nó được thiết kế cho các dự án ô tô, IoT, di động, mạng và máy chủ. PowerBaum 2.0 (Hình 3) hỗ trợ năng lượng tĩnh và động, tham gia vào các mô tả RTL và netlist, và bổ sung hỗ trợ cho phân tích nguồn với mô phỏng phần cứng. Điều này, cho biết công ty, cho phép các kỹ sư để sửa lỗi điện trong các kịch bản phần mềm thực tế. Công cụ này cũng hỗ trợ phân tích với nhiệt độ tùy ý do các nhà thiết kế chỉ định, để đánh giá ảnh hưởng của nhiệt độ đến mức tiêu thụ điện năng của thiết kế.

Tại DAC, công ty cũng sẽ giới thiệu PowerWurzel, một công cụ phân tích điện năng cấp cổng được tích hợp với PowerBaum để tạo mô hình điện.

Hình 3 Các công cụ của Baum phân tích hiệu quả năng lượng

Thiết kế SoC dựa trên đám mây và các công cụ xác minh cho thiết kế vi mạch từ Số liệu bao gồm Trình mô phỏng đám mây và Trình quản lý xác minh, được thiết kế để quản lý các yêu cầu mô phỏng và tài nguyên, điều chỉnh chúng lên hoặc xuống mỗi phút. Công ty tuyên bố rằng Google Cloud cho phép khả năng mô phỏng SystemVerilog tuân thủ UVM không giới hạn và quản lý xác minh dựa trên web, bản địa để có thời gian hồi quy nhanh hơn, giảm lỗi mã thân và mức độ mã có thể dự đoán được.

Ngoài các nhà triển lãm, sự kiện này còn tổ chức các buổi kỹ thuật và chương trình các bài phát biểu chú trọng đến các lĩnh vực chuyên đề. Năm nay, ví dụ, Cadence sẽ tổ chức một hướng dẫn về 'An toàn chức năng và độ tin cậy cho các ứng dụng ô tô', và một về học máy (‘Học máy làm cho hiệu năng nhận dạng giọng nói lên cấp độ tiếp theo’). Bài phát biểu của Anna-Katrina Shedletsky, Instrumental, vào thứ Hai ngày 25 tháng 6, sẽ tập trung vào ‘Tự động hóa thông minh: Học máy và Tương lai sản xuất’. Sử dụng ML và AI cho robot hỗ trợ xã hội (SAR) được khám phá trong bài phát biểu thứ năm của Maja Matarić, Đại học Nam California, người sẽ trình bày 'Tự động hóa vs Augmentation: Robotocs hỗ trợ xã hội và tương lai của công việc'.

Một bài phát biểu khác ủng hộ RISC-V như một phương tiện để giải phóng các kiến ​​trúc sư khỏi các kiến ​​trúc thiết lập lệnh độc quyền (ISAs). David A Patterson, Google và Đại học California, sẽ trình bày ‘Kỷ nguyên vàng mới cho kiến ​​trúc máy tính: Các máy gia tốc cụ thể tên miền và mở RISC-V’.

Một khu vực mới trong năm nay tại DAC là Hẻm hạ tầng Thiết kế. Sáng kiến ​​của Liên minh ESD và Hiệp hội cho các chuyên gia tính toán hiệu suất cao là một khu vực dành riêng cho cơ sở hạ tầng CNTT để thiết kế các hệ thống và linh kiện điện tử. Cũng như các yêu cầu về tính toán và lưu trữ cho thiết kế và quản lý việc sử dụng đám mây, có một nhà hát chuyên dụng về thiết kế, quản lý giấy phép, thiết kế, quản lý giấy phép và tính bảo mật dữ liệu.